Howtosignalprocessing
- Comment fonctionne la récupération d'horloge?
- Qu'est-ce qu'un circuit de récupération d'horloge?
- Qu'est-ce que CMT dans FPGA?
- Comment générer une horloge dans FPGA?
Comment fonctionne la récupération d'horloge?
Comment fonctionne CDR? Il se verrouille sur une fréquence qui est récupérée à partir du flux de données entrant. Pour ce faire, il détecte les transitions de données et verrouille un VCO (oscillateur contrôlé de tension) à cette fréquence. Cette fréquence est ensuite utilisée lors de la génération du flux de bits de données transmis.
Qu'est-ce qu'un circuit de récupération d'horloge?
Un circuit de récupération d'horloge fournit le timing à une boucle verrouillée en phase (PLL), qui à son tour contrôle une horloge pour les informations en amont récupérées, comme nous le décrivons sous peu. De: Technologie de télévision par câble moderne (deuxième édition), 2004.
Qu'est-ce que CMT dans FPGA?
Ressources de gestion de l'horloge des FPGA
Par exemple, Xilinx utilise des carreaux de gestion d'horloge (CMT) ou un gestionnaire d'horloge numérique (DCM), Intel utilise la boucle de phase à terme bien connue (PLL) et Microsemi utilise des circuits de conditionnement d'horloge. Le CMBS peut générer de nouveaux signaux d'horloge en effectuant une multiplication et une division d'horloge.
Comment générer une horloge dans FPGA?
PLL en FPGA
Au lieu d'obtenir une horloge dédiée pour tout, vous pouvez simplement prendre une horloge qui a, par exemple, une fréquence d'onde de 50 MHz, puis la faire pulser de temps en temps par nombre de cycles pour obtenir une horloge personnalisée avec des fréquences variables.
